TCL硬件工程师80325169

岗位职责： 1.测试技术研究与方案设计 主导电池系统（电芯/Pack/模组）全生命周期测试技术研究，涵盖性能（能量密度/倍率特性）、安全（热失控/机械滥用）、可靠性（老化/环境适应性）等维度； 设计高复杂度测试方案（如多变量耦合测试、加速老化模型），推动测试方法学创新（DOE/六西格玛应用）； 建立行业领先的测试能力评估体系，主导实验室CNAS认证或国际对标（如UL/IEC认可）。 2.失效机理诊断与深度分析 独立处理高难度测试异常（如隐性容量衰减、批次性安全失效），通过电化学阻抗谱（EIS）、X射线断层扫描等先进手段定位根本原因； 主导电池失效分析（FMEA/FTA）与根因追溯，输出技术报告并指导研发/工艺团队制定预防性改进措施； 开发数据分析算法（如基于Python的容量衰减预测模型），推动测试数据智能化应用。 3.国际标准制定与技术合规 参与国际/国家行业标准（如ISO 12405、GB 38031）起草与修订，提出企业技术主张； 制定企业级测试技术路线图，评估新技术（固态电池/钠离子电池）测试适配性； 主导第三方认证（UN38.3、EUCAR 2/5）的技术合规性审核，解决客户特殊测试需求（如航空/船用场景）。 4.跨部门协作与团队赋能 搭建测试-研发-生产的协同机制，推动测试数据反哺产品设计优化（如热管理方案迭代）； 指导测试工程师团队，开展技术培训（如电化学动力学建模、测试设备校准规范）； 主导重大测试项目（如电池系统ASIL D级功能安全验证），协调资源并把控技术风险。 5.前瞻性测试技术预研 跟踪电化学储能前沿技术（如锂金属负极、液态金属电池），研究新型测试需求与挑战； 规划实验室测试能力升级（如4680大圆柱电池动态测试平台、低温电解液性能评估系统）； 输出专利/论文/技术白皮书，提升企业在电池测试领域的行业话语权。

团队介绍：字节芯片研发团队隶属于系统部，目前工作主要集中在芯片设计环节。该团队主要围绕字节自身业务展开芯片探索，为字节多项业务的专用场景定制硬件优化，设计多款基于先进半导体工艺的云端复杂芯片，以期提升性能、降低成本。早期若干芯片项目已经进入到量产部署阶段，有多次一版成功的投片经历，所用工艺包含多个主流的先进工艺节点。和系统部基础设施工作的整体协同，能更容易和更好地发挥芯片研发的价值。 课题背景： 近两年RDMA领域的协议和方案演进很快，业界提出很多新的协议，这些协议有很多类似的特性，但是报文格式和语义都有差异，并且每种协议也在持续演进。自研RDMA是硬件卸载方案，随着link speed向800Gbps和1.6Tbps高带宽演进，不得不采用ASIC方式实现，不像FPGA具有灵活的可编程性。在ASIC芯片中实现部分可编程的RDMA，对协议的演进和功能扩展以及各种协议的探索，会带来很多灵活性。业界在这个领域已经有方案实现，比如Nvidia的DOCA DPA。RISC-V和ARM core具备可编程性，目前在可编程拥塞控制PCC应用方面有一些探索，本课题对RISC-V和ARM core应用在可编程RDMA领域进行预研。预期效果如下： 1、用户可定义的高度灵活的RDMA功能，潜在的场景包括新的RDMA opcode，wqe fencing，qp or link sharing，multipath，wire format，telemetry等； 2、得到不同业务和定制化场景对RISC-V和ARM core的规格需求； 3、以SDK形式提供给用户； 4、不影响现有的RDMA软件栈； 5、在RDMA网卡芯片中实现，不会额外消耗主机的CPU。 课题挑战： 1、RDMA的实现架构抽象出protocol engine、dma engine、scheduler等层次结构，方便结合RISC-V/ARM core实现可编程架构； 2、控制路径拦截WQEs进行定制化修改，数据路径性能不受影响； 3、构建丰富和准确的仿真模型，为各类新协议和新功能提供快速的性能评估； 4、与现有的hstim仿真平台结合验证整体架构的合理性和性能； 5、考虑各种业务场景的qos需求。

团队介绍：字节芯片研发团队隶属于系统部，目前工作主要集中在芯片设计环节。该团队主要围绕字节自身业务展开芯片探索，为字节多项业务的专用场景定制硬件优化，设计多款基于先进半导体工艺的云端复杂芯片，以期提升性能、降低成本。早期若干芯片项目已经进入到量产部署阶段，有多次一版成功的投片经历，所用工艺包含多个主流的先进工艺节点。和系统部基础设施工作的整体协同，能更容易和更好地发挥芯片研发的价值。 课题背景： 近两年RDMA领域的协议和方案演进很快，业界提出很多新的协议，这些协议有很多类似的特性，但是报文格式和语义都有差异，并且每种协议也在持续演进。自研RDMA是硬件卸载方案，随着link speed向800Gbps和1.6Tbps高带宽演进，不得不采用ASIC方式实现，不像FPGA具有灵活的可编程性。在ASIC芯片中实现部分可编程的RDMA，对协议的演进和功能扩展以及各种协议的探索，会带来很多灵活性。业界在这个领域已经有方案实现，比如Nvidia的DOCA DPA。RISC-V和ARM core具备可编程性，目前在可编程拥塞控制PCC应用方面有一些探索，本课题对RISC-V和ARM core应用在可编程RDMA领域进行预研。预期效果如下： 1、用户可定义的高度灵活的RDMA功能，潜在的场景包括新的RDMA opcode，wqe fencing，qp or link sharing，multipath，wire format，telemetry等； 2、得到不同业务和定制化场景对RISC-V和ARM core的规格需求； 3、以SDK形式提供给用户； 4、不影响现有的RDMA软件栈； 5、在RDMA网卡芯片中实现，不会额外消耗主机的CPU。 课题挑战： 1、RDMA的实现架构抽象出protocol engine、dma engine、scheduler等层次结构，方便结合RISC-V/ARM core实现可编程架构； 2、控制路径拦截WQEs进行定制化修改，数据路径性能不受影响； 3、构建丰富和准确的仿真模型，为各类新协议和新功能提供快速的性能评估； 4、与现有的hstim仿真平台结合验证整体架构的合理性和性能； 5、考虑各种业务场景的qos需求。

1.主导硬件领域内测试技术整体规划建设，负责RF,基带,音频,器件等一个或者多个模块技术原理深挖，完成测试技术瓶颈的创新突破；对影响测试效率和质量等疑难问题帮助团队提供解决方案； 2.负责公司重点项目及预研项目试模，试产，量产等测试需求分析，测试方案，测试策略，测试用例及标准设计，测试技术转化沉淀，对项目整个生命周期的测试质量负责； 3.主导硬件自动化测试规划建设，自动化测试方案设计，开发，验收落地；提升测试的效率和质量； 4.赋能硬件测试团队，推进硬件测试知识库建设；洞察行业组织建设并推动，团队优化改善。