长江存储SOC硬件专家(J14021)
任职要求
1、基于产品需求完成SOC相关硬件需求分析，并与SOC设计团队完成需求沟通； 2、基于SOC的设计目标完成硬件功能和指标的分解； 3、支撑SOC Ballmap定义和PKG设计，协助完成PKG设计相关仿真； 4、主导SOC硬件验证整体方案设计…
工作职责
1、了解SOC的基本架构和各功能模块的工作原理； 2、掌握SOC高速接口（如PCIE/DDR/NAND IO等）和低速接口（如SPI/IIC/UART等）的基本协议和单板硬件设计规范；掌握SOC时钟、电源关键指标分解和硬件方案设计； 3、熟悉SOC设计开发及验证流程； 4、熟悉SOC封装设计及仿真； 5、掌握SOC硬件验证方案设计； 6、熟悉SOC芯片bring up/CP/FT/SLT测试内容和规范。
1. RTL集成与质量检查：主导SOC集成RTL Quality Check和低功耗检查（UPF/CPF），负责SoC顶层模块集成、时钟/复位/MTCMOS架构规划及芯片分区与层次设计； 2. 综合与时序收敛：主导SOC顶层设计综合与DFT/DFX（scan insert/mbist insert）及APTG、SDC约束、静态时序分析、功耗PTPX分析，推动时序风险解决与收敛； 3. 物理设计协同：与物理设计团队紧密合作，协助完成顶层布局、电源规划、时钟树（CTS）和封装要求，解决时序收敛与物理违例问题； 4. 文档编写：参与编写详细的设计规格、集成指南和验证计划等文档，支撑设计流程的标准化与可追溯性； 5. 流程优化与工艺协同：参与或主导设计流程、自动化脚本和设计方法学的改进，与相关团队协作评估工艺库，推动设计流程与工艺的协同优化。
1. RTL设计与集成：编写和集成顶层RTL代码（包含bus、ckgen、pinmux等），进行芯片级功能仿真、Quality Check、约束设计及低功耗检查（UPF/CPF）； 2. 顶层架构规划：参与SoC顶层模块集成、时钟/复位/MTCMOS架构规划及芯片物理分区与层次设计，确保架构合理性与可实现性； 3. IP集成与系统互联：集成处理器核（如ARM/RISC-V/GPU/NPU）、高速接口（如DDR/USB/PCIe/SerDes）及各类外设IP，确保系统互联（NoC/AMBA）正确高效； 4. 设计综合与验证：参与顶层设计综合与DFT、静态时序分析、功耗PTPX分析等环节，保障设计质量与性能达标； 5. 文档编写与流程优化：编写详细的设计规格、集成指南和验证计划等文档，参与或主导设计流程、自动化脚本及设计方法学的改进。
1. SoC架构定义：主导复杂SOC芯片的顶层架构设计，定义处理器子系统（CPU Cluster/GPU/NPU等）、存储层次（Cache/DDR）、高速互连（NoC/Die-to-Die）、SOC关键IP选型及芯片功耗与性能模型； 2. 技术路线规划：参与制定芯片产品多代技术发展路线图，领导前沿技术的预研与导入评估，确保技术方向的前瞻性与竞争力； 3. 规格制定与分解：将产品需求转化为详细技术规格书，并分解为各子系统（前端设计、验证、物理设计、软件、封装）的设计目标与约束，明确系统低功耗需求与性能达标任务及实现方法； 4. 核心方案决策：做出关键架构决策，包含核心选型、总线拓扑、电源域划分、safety/security架构、DFT策略等，保障方案合理性与可落地性； 5. 跨领域协同：作为技术核心，领导并协调前端设计、验证、物理设计、封装测试、系统软件及应用团队，确保架构方案高效落地并解决跨领域技术冲突； 6. 技术风险评估与攻关：识别芯片级技术风险（如性能瓶颈、功耗/热效应、信号完整性），主导解决方案制定与攻关，并与IP供应商、EDA工具商、晶圆厂及重点客户进行技术对接。
1. 负责跟进项目进度，维护排期信息，同步信息与相关变更，确保交付按时完成. 2. 负责用户社区、社群的运营维护工作，能产出内容、活动，维护良好的社区、社群生态。 3. 参与独立游戏的内容创意工作，跟进宣发素材制作。 4. 搜集市场行业、竞品产品信息，给到发行和研发侧可行建议。