长鑫存储异构集成制程整合工程师 - HI Process Integration Engineer(J18800)
任职要求
1.硕士及以上学历，微电子/材料/机械工程专业；
2.2年以上异构集成设计经验，熟悉 CoWoS异构集成技术，有2.5D/3D封装项目落地经验、熟悉集成、 Chiplet partitioning与互联设计、HB(1+1 F2F)和CoW1…工作职责
1.参与异构集成方案工艺可行性与可靠性评估，提前识别工艺风险点； 2.进行多物理场仿真分析，评估不同集成方案的热力管理以及评估对器件特性影响； 3.针对异构集成系统级电性能（SI/PI）进行建模分析，开展异构集成设计中的PPA优化； 4.开发 frame/chip dummy 填充方案，提升可制造性（DFM）与良率； 5.设计 TEG(test key)、Seal ring、Guard ring等，确保芯片的物理可靠性； 6.参与芯片设计，与高速互联IP、后端设计、封装、测试团队合作，进行2.5D/3D技术方案研发和工程落地。
1. 主导 HB(1+1 F2F) 和 CoW 1+1 HB 的 align/OVL/bonder tree 及标记设计，优化工艺精度； 2. 制定逻辑框架（logic frame）布局规则，完成 T/O 技术调研表（T/O survey form）输出； 3. 设计 TEG(testkey)、Seal ring、TTV/THK pad 及切割路径（dicing design），确保芯片物理可靠性； 4. 开发 frame/chip dummy 填充方案，提升可制造性（DFM）与良率； 5. 设计 TV spider mask 并主导 MV 产品掩模就绪（mask readiness）全流程； 6. 执行 GDS/JDV 校验报告（check report），确保设计数据与工艺匹配性； 7. 跨部门协同与技术规范文档梳理。
1. 设计规则与测试结构开发：主导Design rule与EDR的设定及对应测试结构设计， 输出技术规范并持续迭代； 2. 布局规划与客户产品设计：制定框架（Frame）布局规则，完成客户产品T/O，优化版图设计以满足工艺要求； 3. 芯片物理可靠性设计：设计TEG、Seal ring、TTV/THK pad及切割路径，确保芯片物理可靠性，开发frame/chip dummy填充方案，提升可制造性与良率； 4. 掩模就绪全流程管理：设计TV spider mask，主导MV产品掩模就绪全流程，执行GDS/JDV校验报告，确保设计数据与工艺匹配性； 5. 跨部门协同与文档建设：跨部门协同推进技术方案落地，梳理并完善技术规范文档，建立可复用知识库。
1、GPGPU特定的指令编译方案设计与开发，包含指令选择、指令调度等； 2、针对大模型的下一代AI编译器设计与开发，包括图编译、Cost-Model、低bit量化算法等； 3、Triton、Tilelang、Cutlass/Cute、Cute DSL/CuTile、Torch(torch.compile)等AI生态软件适配与支持；
1.协同算法团队co-desgin，针对AI推理构建GPU/AI芯片底层性能优化与调优； 2.机器学习框架层架构创新，核心模块优化和扩展，提升计算效率与资源利用率； 3.深入分析GPU/AI芯片的硬件架构特性，设计并实现高性能算子、算法和特性使能组件； 4.探索前沿技术方向(如混合专家模型MOE、动态计算图编译优化等)。