长鑫存储DRAM新型产品系统互联预研(J17329)
任职要求
学历要求：硕士及以上，博士优先 专业要求：电子工程、通信工程、微波与电磁场、微电子等相关专业 其他要求： 1.专业背景： -精通高速数字、模拟电路设计，熟悉SerDes架构、均衡技术（FFE、CTLE、DFE）及信号调理算法 -在信号完整性（SI）、电源完整性（PI）或光电混合互连领域有研究积累，掌握多物理场协同分析方法 2.工具与技能： -熟练使用HFSS、SIwave、PowerSI、CadenceAllegro、ADS等工具，具备Python、Matlab自动化仿真脚本开发能力 -熟悉先进封装技术（…
工作职责
1.系统级互联架构设计： -主导DRAM与计算单元（CPU/GPU/AI加速器）的协同设计，开发超高速互联方案。 -构建从芯片封装（CoWoS/InFO）到PCB/连接器的全链路互联模型，实现系统级带宽密度提升3倍以上。 2.先进封装与互连技术： -探索硅光互连（OpticalI/O）在DRAM系统中的应用。 -主导3D异构集成（Chiplet）的互连标准落地。 3.多物理场协同仿真： -开发电磁-热-力耦合仿真平台，优化高速连接器。 -利用机器学习预测信号串扰与时序偏差，实现互联设计左移（Shift-Left）验证，缩短设计周期。
1.前沿技术预研： -主导3DDRAM（垂直堆叠电容）、FeRAM混合架构等颠覆性技术的原型设计与仿真验证，突破1αnm以下制程的物理极限。 -开发存算一体（PIM）架构下的DRAM单元设计，实现内存内AI运算加速，能效比提升。 2.跨学科协同创新： -探索新型材料（如铁电材料HZO、二维半导体）在DRAM单元中的应用，构建从器件物理到系统级可靠性的全链路模型。 3.设计-制造协同攻关： -推动DTCO（设计-技术协同优化）在先进DRAM制程中的落地。 4.技术标准与专利布局： -参与JEDEC等国际标准组织的新协议制定，主导高速接口的电气规范与测试方法论提案。 -构建核心技术专利池，年均提交5+项高价值发明专利。
1.前瞻性测试系统开发： -构建面向未来DRAM产品的智能测试平台，攻克超高速接口测试、3D堆叠结构（TSV）多物理场耦合分析等难题。 -研发AI驱动的动态测试策略引擎，实现测试用例自动化生成与覆盖率实时优化，测试效率提升。 2.缺陷预测与根因溯源： -开发基于深度学习的缺陷预测模型，提前识别潜在失效模式。 -构建多维度测试数据湖，融合电性参数、工艺波动与可靠性数据，实现缺陷根因的毫秒级定位。 3.测试流程创新： -主导AI与传统测试设备的深度集成，推动测试向量自主优化与自适应校准。 -开发面向存算一体（PIM）架构的功能-性能联合测试框架，突破近存计算场景下的验证瓶颈。 4.跨领域协同与标准制定： -联动设计团队建立测试约束左移机制，在架构设计阶段介入风险验证。 -参与JEDEC/IEEE测试标准制定，主导超低电压（VLP）测试方法论与车规级DRAM（AEC-Q100）可靠性验证规范提案。
1.系统级设计验证架构： -主导未来DRAM产品的全流程验证方案，覆盖从RTL级到硅后测试的电气特性、时序一致性及功能正确性验证。 -开发基于AI的智能验证框架。 2.多物理场耦合仿真与验证： -构建电磁-热-力多物理场联合仿真平台。 -针对硅光互连（等新型接口，开发混合电-光信号验证模型。 3.预研技术风险验证： -对颠覆性技术（如FeRAM混合架构、存算一体单元）进行硅前验证，建立从器件模型到系统行为的全链路验证流程。 -利用形式化验证提前识别设计规范冲突，减少流片后设计迭代次数。 4.跨领域协同与标准推动： -联动设计、封装及测试团队建立验证左移（Shift-Left）机制，在架构设计阶段植入可验证性约束（DFV）。 -参与JEDEC/IEEE标准制定，主导高速接口协议的兼容性验证方法论提案。
1.从事 DRAM工艺制程研发工作。主要以实现关键技术节点器件电学性能为目的，对各种先进单点工艺制程进行极高要求的整合, 使之成为支撑各种DRAM产品的工艺技术平台。其中大部分的工作内容涉array架构设计以及integration实现方案, 电学表征部门以及具体的制程研发工程师共同进行技术创新, 以达成高水平的电学性能和可靠性能的pathfinding技术； 2.能独立建立至少一个loop的process，实现MTS on target，把控 process development整体timeline，并注重handle lot的细节，早期预防任何contamination 案件的发生，精确并及时分析experiment lot的inline以及电性数据； 3.具备对新型DRAM做系统性调研的能力，其中包括新型阵列存储架构，器件结构，晶体管/电容器材料，以及关键工艺和工艺集成的信息调研； 4.新架构mask tapeout，对TEG设计，外围电路设计，工艺及器件仿真有一定程度的了解，能够与相关领域的专家对接并开展工作，了解Design rule，并具有独立tapeout mask的能力。