阿里巴巴达摩院-SOC高速接口验证专家-RISC V及生态
任职要求
1. 电子，通信或计算机本科及以上学历； 2. 精通芯片验证语言、流程以及验证方法学，如SystemVerilog, UVM等；精通C/C++等面向对象语言; 3. 精通Synopsys或Cadence仿真和调试工具，熟练使用各类VIP, 比如CHI/ACE/AXI, PCIE, UCIE等VIP。 4. 精通其中一个或多个高速总线协议：PCIe/CXL…
工作职责
1. 负责子系统级以及SOC级的IP集成验证:
a. 负责制定验证策略，提取验证特性，完成验证计划；
b. 负责搭建验证环境，创建并调试验证用例，收集并分析代码和功能覆盖率，完成网表级仿真；
c. 负责验证Signoff工作，保证高速总线子系统的质量；
d. 承担高速总线在EMU平台上系统大压力和场景验证，例如，跨DIE一致性，P2P, P2M等复杂压力场景的验证
2. 协同芯片设计工程师，共同完成debug工作；
1. 负责子系统级以及SOC级的IP集成验证: a. 负责制定验证策略，提取验证特性，完成验证计划； b. 负责搭建验证环境，创建并调试验证用例，收集并分析代码和功能覆盖率，完成网表级仿真； c. 负责验证Signoff工作，保证高速总线子系统的质量； d. 承担高速总线在EMU平台上系统大压力和场景验证，例如，跨DIE一致性，P2P, P2M等复杂压力场景的验证 2. 协同芯片设计工程师，共同完成debug工作；
AI SoC前端设计工程师，专注于高性能IP设计与优化。该职位将参与SoC关键IP设计、优化和集成，推动AI SoC的高效能、高安全性与低功耗设计。 1、负责AI SoC关键IP设计，负责RTL设计与优化，确保IP的高效实现，满足PPA（性能/功耗/面积）需求 2、 参与IP设计验证，制定测试计划，支持功能验证和性能优化 3、与SoC架构团队合作，定义IP功能需求和SoC级集成方案 4、协同后端物理设计团队，优化IP以满足时序、面积和功耗目标 5、参与IP交付流程，编写和审核设计文档，支持SoC设计团队集成
职位描述： ● 负责SoC芯片架构定义、规划、优化。作为核心团队成员，专注于AI计算集群互连架构及AI芯片存储系统设计，定义AI加速芯片SoC级方案，确保方案的实用性和前瞻性。 ● 参与SoC时钟/复位/IO/互联/低功耗/可靠性/管理/调试等架构方案的制定 ● 与硬件、软件和系统团队合作，定义SoC的功能和接口规格 ● 与SoC设计团队合作提供架构设计文档，保证架构设计的正确实现；制定测试计划和测试基础架构，实现验证架构、功能及相关性能 ● 协同物理设计工程师进行SoC 性能/功耗/面积评估和优化工作 编写和审查技术文档，包括芯片规格说明、设计和测试计划等，支持项目管理团队确保项目按时进度推进 ● 提供跨部门技术支持，参与内部技术培训和指导，协助解决项目开发中的技术问题 有如下架构经验的候选人优先： 高级AI SoC互连架构师 ● 负责 SoC 互联系统设计，满足高吞吐、低延迟、高扩展性需求 ● 具备大规模芯片互连架构经验，擅长设计复杂网络拓扑，如星型、环型、网状或多维网格 ● 熟悉 AI 计算集群通信协议，如 InfiniBand、Ethernet、RoCE V2、UEC，或有相关研发经验 ● 深入理解任务调度、负载均衡及 QoS 优化，提升资源利用率与作业响应速度 ● 具备 SoC 集群性能优化经验者优先 高级AI SoC内存系统架构师 ● 负责 AI SoC 的高带宽、低延迟存储子系统架构设计 ● 熟悉 HBM、GDDR、LPDDR、3D DRAM 技术，具备存储控制器设计经验 ● 深入理解 AI 计算的 数据流特性，能够优化存储访问模式与缓存管理策略 ● 熟悉 DDR PHY 及 DRAM 控制器架构，具备存储系统 带宽、延迟、功耗 评估与优化经验 ● 了解 CXL、UCIe、PCIe 及存储器池化相关技术者优先
1. 参与PCIe子系统的方案制定 2. 负责PCIe子系统内IP集成、自研逻辑开发 3. 负责PCIe子系统SDC约束与预综合交付，协助中后端团队实现PPA优化 4. 根据中后端反馈（时序、功耗、面积等瓶颈），优化前端微架构和设计 5. 与DV、原型验证团队协作, 负责PCIe子系统的问题分析与定位