英伟达CAD Developer, IR, Timing and Physical Design Optimization
任职要求
ASIC-PD team is hiring both junior and senior engineers, whose work scope is physical design from RTL to GSDII: design quality check, synthesis, formal check, partitioning, constraint (for both design and process), async check, timing analysis/fixing/signoff, also all related flow. Join us, you will work together with expertise in all these areas; you will not only work for physical application, but also drive physical friendly design with all related teams: ASIC/P&R/DFT/SI/ARCH etc.; you will work for the most advanced process/technology, the biggest chip in the world. What You’ll Be Doing • Invent and optimize new methods for increasing chip frequency while minimizing power consumption across a suite of internal optimization tools. • Improve algorithms (in C++) for IR drop optimization, simulation • As with any software engineering team, we do write a lot of code, but this is broader than a typical CAD or EDA role. Instead, we as a team own the whole process from discove…
工作职责
N/A
1. 电路设计与仿真支持：为电路设计团队提供EDA工具与仿真环境的技术支持，解决设计流程中的配置、运行及结果分析问题； 2. 全定制设计环境维护与优化：负责全定制设计环境的搭建、维护与优化，包括工艺库管理、仿真设置及PDK集成，确保设计团队高效开展工作； 3. 自动化脚本开发与流程优化：根据设计团队需求，开发并维护Perl、Python、Tcl、Shell等自动化脚本，提升设计流程的自动化水平与工作效率。
1. 设计环境与流程支持：主导全定制内存设计环境及流程的搭建与迭代，确保设计工具链的稳定性和效率； 2. 设计自动化开发：推动电路和布局设计自动化工具开发，覆盖网表生成、SPICE仿真及物理验证等环节，提升设计效率与准确性； 3. 数字PDK支持与维护：主导数字PDK的生成、验证与维护工作，并创建标准单元库的物理与逻辑视图（含版图库、timing lib、CELL LEF、tech LEF、cell verilog、cell DFT），为数字电路设计团队提供PDK相关的技术咨询与问题排查； 4. 难点攻关与工具链兼容：参与芯片物理实现流程，识别并解决PDK与后端设计工具链的兼容性难题，保障设计流程顺畅； 5. 自动化与内部工具开发：编写并迭代自动化脚本及相关技术文档，开发内部设计工具以优化工作效率。
1. 数字流程环境搭建与优化：负责从RTL到GDS的数字设计流程环境搭建与日常维护，根据用户需求对流程节点进行定制化优化设计； 2. EDA工具技术支持：为数字设计团队提供EDA工具的日常技术支撑，定位并解决流程运行中的工具配置与脚本问题； 3. EDA工具评估与选型：参与数字流程中EDA工具的评估工作，从功能、性能、兼容性等维度输出评估报告，支持选型决策； 4. PPA优化与时序收敛协同：协助数字中后端团队，通过流程调优与脚本开发，推动PPA指标优化与时序收敛； 5. 文档编写与用户培训：针对各工具、流程及平台编写详细的使用文档，并组织用户培训，提升团队整体工具使用能力。