长鑫存储数字逻辑电路设计工程师－Principal Digital Logic Circuits Engineer(J20165)
社招全职5年以上电路设计类地点：上海 | 合肥 | 北京 | 西安 | 武汉状态：招聘
任职要求
1.教育背景与专业知识：硕士及以上学历，微电子学与集成电路、电子工程或计算机工程等相关专业；
2.专业技能与资格：具备Verilog/SystemVerilog编程能力，能独立完成RTL编码与功能验证，具有高精度时序控制逻辑或状态机设计经验；
3.行业与专业经验：具有5年以上数字IC设计经验，具备Memory或SS…登录查看完整任职要求
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工作职责
1.数字控制逻辑设计与验证： 主导Memory存储器数字控制逻辑的架构设计，完成RTL编码与功能仿真验证，确保设计符合功能规格要求； 2.接口协议逻辑实现： 基于ONFI或Toggle Mode协议规范，开发接口物理层与链路层逻辑，支持DDR、NV-DDR等模式，实现命令解码器与地址参数解析功能； 3.ECC控制调度协同： 协同制定纠错码控制接口方案，实现LDPC或BCH引擎的调度与交互逻辑，优化面积、延迟与功耗的平衡； 4.跨功能模块集成： 与模拟混合信号、固件及系统架构团队合作，定义寄存器映射、中断机制及调试接口，制定阵列访问时序与电压切换窗口方案； 5.硅后验证与问题闭环： 参与芯片bring-up、硅后调试及性能优化，分析并解决时序、功耗及可靠性相关的问题，确保产品满足规格书要求。
包括英文材料
学历+
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1.负责数字前端设计，包括根据架构文档输出设计文档，RTL设计，SDC设计等 2.和模拟团队及定制化设计团队配合完成高速混合信号电路设计 3.和中端团队配合，完成综合，STA及DFT相关的设计 4.和验证团队配合，完成设计验证的的覆盖率收敛，满足芯片Tapeout需求 5.和后端APR团队配合，完成设计的后端实现，满足产品的功耗，性能，面积及时序要求 6.配合硅后验证团队完成对芯片的硅后验证 7.配合测试团队完成芯片的量产良率提升
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1.负责将综合后的网表通过自动布局布线流程转化为版图。 2.对PPA(performance/power/area)进行权衡和优化。 3.进行物理检查和修正，并对时序、功耗进行签核
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1. 数字流程环境搭建与优化：负责从RTL到GDS的数字设计流程环境搭建与日常维护，根据用户需求对流程节点进行定制化优化设计； 2. EDA工具技术支持：为数字设计团队提供EDA工具的日常技术支撑，定位并解决流程运行中的工具配置与脚本问题； 3. EDA工具评估与选型：参与数字流程中EDA工具的评估工作，从功能、性能、兼容性等维度输出评估报告，支持选型决策； 4. PPA优化与时序收敛协同：协助数字中后端团队，通过流程调优与脚本开发，推动PPA指标优化与时序收敛； 5. 文档编写与用户培训：针对各工具、流程及平台编写详细的使用文档，并组织用户培训，提升团队整体工具使用能力。
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