长鑫存储电路与工艺协同优化工程师 I TD DTCO Engineer(J16825)
1. 进行Addressable,QVCM, TDC等DTCO TEG的设计工作。与产品部门讨论测试IP,设计splits。; 2. 进行上述相关DTCO TEG的测试工作。包括与WAT部门合作完成测试程式,需要CP测试的自行完成要求的CP测试; 3. 对测试结果进行分析,与工艺器件设计相关联,撰写分析报告。
1、负责XR产品原型机的硬件架构设计和硬件开发,支持原型机的功能实现和落地; 2、支持实验室XR方向的自动化测试设备和数据采集工装的硬件开发和联调; 3、支持XR硬件关键器件的预研探索,结合产业内生产制造工艺,电子元器件的发展,确保产品设计持续领先性; 4、与软件结构算法等团队协同,优化整个系统架构。
团队介绍:字节芯片研发团队隶属于系统部,目前工作主要集中在芯片设计环节。该团队主要围绕字节自身业务展开芯片探索,为字节多项业务的专用场景定制硬件优化,设计多款基于先进半导体工艺的云端复杂芯片,以期提升性能、降低成本。早期若干芯片项目已经进入到量产部署阶段,有多次一版成功的投片经历,所用工艺包含多个主流的先进工艺节点。和系统部基础设施工作的整体协同,能更容易和更好地发挥芯片研发的价值。 课题介绍:探索电路、SoC和算法的协同架构;负责创新电路、架构和系统设计;与硬件设计团队合作,实现高协同的架构和系统设计。 研究方向:电路设计系统、芯片设计、半导体、机器学习、深度学习、计算机架构。 一、架构设计 1、负责AI芯片架构的探索与设计方案,包括计算/互联/存储等方向; 2、负责AI推理/训练系统的软硬件协同优化方案; 3、负责不同业务场景下AI模型结构和算子特性分析、硬件实现方案制定以及性能优化。 二、ASIC设计 1、负责数据中心内ASIC芯片的微架构探索、RTL设计和集成,包括计算/互联/访存几个方向; 2、支持AI加速芯片的Power/Performance/Area优化和设计流程优化; 3、跟踪调研业界最新AI芯片微架构,并进行量化分析和总结,梳理AI微架构benchmark。 三、AI工具链 1、负责硬件加速器训练框架研发; 2、参与软硬件协同设计,对关键硬件参数进行仿真; 3、负责实际业务模型训练任务调研; 4、负责训练中通信算子研发以及性能优化。
团队介绍:字节芯片研发团队隶属于系统部,目前工作主要集中在芯片设计环节。该团队主要围绕字节自身业务展开芯片探索,为字节多项业务的专用场景定制硬件优化,设计多款基于先进半导体工艺的云端复杂芯片,以期提升性能、降低成本。早期若干芯片项目已经进入到量产部署阶段,有多次一版成功的投片经历,所用工艺包含多个主流的先进工艺节点。和系统部基础设施工作的整体协同,能更容易和更好地发挥芯片研发的价值。 课题介绍:探索电路、SoC和算法的协同架构;负责创新电路、架构和系统设计;与硬件设计团队合作,实现高协同的架构和系统设计。 研究方向:电路设计系统、芯片设计、半导体、机器学习、深度学习、计算机架构。 一、架构设计 1、负责AI芯片架构的探索与设计方案,包括计算/互联/存储等方向; 2、负责AI推理/训练系统的软硬件协同优化方案; 3、负责不同业务场景下AI模型结构和算子特性分析、硬件实现方案制定以及性能优化。 二、ASIC设计 1、负责数据中心内ASIC芯片的微架构探索、RTL设计和集成,包括计算/互联/访存几个方向; 2、支持AI加速芯片的Power/Performance/Area优化和设计流程优化; 3、跟踪调研业界最新AI芯片微架构,并进行量化分析和总结,梳理AI微架构benchmark。 三、AI工具链 1、负责硬件加速器训练框架研发; 2、参与软硬件协同设计,对关键硬件参数进行仿真; 3、负责实际业务模型训练任务调研; 4、负责训练中通信算子研发以及性能优化。