字节跳动ASIC验证实习生-芯片研发

阿里云持续推进AI技术深化战略布局，围绕AI和云计算的基础设施建设、AI基础模型平台、企业级AI应用方向构建核心场景。为此，我们正在招募软硬件结合开发工程师，致力于打造下一代智能化软硬件一体化解决方案。 作为软硬件结合开发工程师，你将参与从底层硬件设计到上层软件优化的全流程研发工作，推动AI、云计算和大数据技术在高性能计算、异构计算等领域的创新与落地。具体职责包括但不限于以下方向： 岗位职责 1. 软硬件协同优化 负责软硬件协同设计，优化计算性能、能耗效率和系统稳定性。 针对特定应用场景（如AI推理、分布式存储、实时计算等），设计并实现高效的软硬件解决方案。 2. 基于FPGA/ASIC芯片的设计与开发 参与FPGA/ASIC芯片的设计与验证，包括算法映射、硬件架构设计和性能调优。 开发硬件抽象层（HAL）和相关工具链，支持硬件加速器与上层软件的无缝集成。 参与硬件加速器及系统仿真模型的开发和调试。 3. 计算平台底层软件开发 研发基于CPU、GPU、FPGA、ASIC等硬件的计算平台，提升AI训练和推理等业务的计算性能。 基于自研芯片平台，进行驱动和固件等开发，支持深度学习框架等软件在硬件平台上高效运行。 4. 操作系统与固件开发 优化Linux内核、设备驱动和固件，提升硬件资源利用率和系统响应速度。 开发针对特定硬件的定制化操作系统模块，满足高性能计算需求。 5. 开发者工具与生态建设 开发软硬件结合的开发者工具链（如SDK、CLI、IDE插件），降低开发门槛。 构建开放的技术生态，推动软硬件一体化解决方案的广泛应用。

团队介绍：字节芯片研发团队隶属于系统部，目前工作主要集中在芯片设计环节。该团队主要围绕字节自身业务展开芯片探索，为字节多项业务的专用场景定制硬件优化，设计多款基于先进半导体工艺的云端复杂芯片，以期提升性能、降低成本。早期若干芯片项目已经进入到量产部署阶段，有多次一版成功的投片经历，所用工艺包含多个主流的先进工艺节点。和系统部基础设施工作的整体协同，能更容易和更好地发挥芯片研发的价值。 课题介绍：探索电路、SoC和算法的协同架构；负责创新电路，架构和系统设计；与硬件设计团队合作，实现高协同的架构和系统设计。 研究方向：电路设计系统、芯片设计、半导体、机器学习、深度学习、计算机架构。 一、架构建模 1、负责AI芯片架构的探索与设计方案，包括计算/互联/存储等方向； 2、负责AI推理/训练系统的软硬件协同优化方案； 3、负责不同业务场景下AI模型结构和算子分析与硬件优化。 二、IP设计 1、负责数据中心内ASIC芯片的微架构探索、调研业界AI结构并完成量化分析、AI benchmark分析细化。 三、SoC设计 1、负责团队的技术视野储备。通过文献调研、技术交流、技术分享，增加团队对多个技术领域的技术积累； 2、参与软硬件协同设计，收集分析软硬件需求。平衡中后端，封装等系统限制，完成方案和IP的选择评估，确定芯片的功能特性和性能指标。参与定位并解决芯片的功能和性能问题； 3、理解系统需求，参与完成初始化流程、Debug、性能监测、异常处理等方案的制定； 4、负责SoC或子系统的架构文档撰写，完成硬件逻辑设计和优化； 5、负责SoC或子系统的执行交付工作，包括文档、代码、质量检查和其他交付件； 6、参与芯片项目完整执行过程，协助完成芯片的交付流程； 7、与封装和板级设计合作，理解系统限制，包括信号完整性、电源完整性、散热等。

ByteIntern：面向2026届毕业生（2025年9月-2026年8月期间毕业），为符合岗位要求的同学提供转正机会。 团队介绍：字节芯片研发团队隶属于系统部，目前工作主要集中在芯片设计环节。该团队主要围绕字节自身业务展开芯片探索，为字节多项业务的专用场景定制硬件优化，设计多款基于先进半导体工艺的云端复杂芯片，以期提升性能、降低成本。早期若干芯片项目已经进入到量产部署阶段，有多次一版成功的投片经历，所用工艺包含多个主流的先进工艺节点。和系统部基础设施工作的整体协同，能更容易和更好地发挥芯片研发的价值。 1、参与不同RISC-V核的性能分析与建模，深入了解并参与完整验证流程，包括Benchmark编译、SystemC或RTL仿真环境搭建和Makefile编写等工作； 2、了解并能实现RISC-V核与SoC之间的交互接口，能够使用Chisel、SystemVerilog或SystemC等方式实现接口连接模块； 3、学习并研究计算机体系结构及CPU微架构，分析和优化系统性能； 4、参与CPU核选型工作，并基于FPGA进行测试与BOOT过程的验证。

团队介绍：字节芯片研发团队隶属于系统部，目前工作主要集中在芯片设计环节。该团队主要围绕字节自身业务展开芯片探索，为字节多项业务的专用场景定制硬件优化，设计多款基于先进半导体工艺的云端复杂芯片，以期提升性能、降低成本。早期若干芯片项目已经进入到量产部署阶段，有多次一版成功的投片经历，所用工艺包含多个主流的先进工艺节点。和系统部基础设施工作的整体协同，能更容易和更好地发挥芯片研发的价值。 课题背景： 近两年RDMA领域的协议和方案演进很快，业界提出很多新的协议，这些协议有很多类似的特性，但是报文格式和语义都有差异，并且每种协议也在持续演进。自研RDMA是硬件卸载方案，随着link speed向800Gbps和1.6Tbps高带宽演进，不得不采用ASIC方式实现，不像FPGA具有灵活的可编程性。在ASIC芯片中实现部分可编程的RDMA，对协议的演进和功能扩展以及各种协议的探索，会带来很多灵活性。业界在这个领域已经有方案实现，比如Nvidia的DOCA DPA。RISC-V和ARM core具备可编程性，目前在可编程拥塞控制PCC应用方面有一些探索，本课题对RISC-V和ARM core应用在可编程RDMA领域进行预研。预期效果如下： 1、用户可定义的高度灵活的RDMA功能，潜在的场景包括新的RDMA opcode，wqe fencing，qp or link sharing，multipath，wire format，telemetry等； 2、得到不同业务和定制化场景对RISC-V和ARM core的规格需求； 3、以SDK形式提供给用户； 4、不影响现有的RDMA软件栈； 5、在RDMA网卡芯片中实现，不会额外消耗主机的CPU。 课题挑战： 1、RDMA的实现架构抽象出protocol engine、dma engine、scheduler等层次结构，方便结合RISC-V/ARM core实现可编程架构； 2、控制路径拦截WQEs进行定制化修改，数据路径性能不受影响； 3、构建丰富和准确的仿真模型，为各类新协议和新功能提供快速的性能评估； 4、与现有的hstim仿真平台结合验证整体架构的合理性和性能; 5、考虑各种业务场景的qos需求。