智能互联达摩院-SoC 功能建模与系统级仿真工程师-计算技术

1. 复杂系统级建模与集成 (Complex System-Level Modeling and Integration): -- 主导新型异构并行计算架构的系统级功能模型 (System-Level Functional Model) 设计与实现。 -- 负责集成各个IP模块的功能行为模型 (Behavioral Model)，构建完整的片上系统 (SoC) 虚拟平台 (Virtual Platform)，并确保模型在功能上的高保真度 (High Fidelity)。 -- 该模型将作为固件 (Firmware)、驱动程序 (Driver) 以及上层应用软件 (Application Software) 开发、预集成和早期验证的基础平台。 2. 关键IP的精确级建模 (Precise-Level Modeling for Key IP): -- 对自研或定制的关键计算IP（如NPU/DSP/专用加速器等）执行事务级 (Transaction-Level) 的比特精确功能建模 (Bit-Accurate Functional Modeling)。 -- 确保模型和设计Spec的准确性， IP级模型将作为Golden Model 用于RTL功能验证，支持算法验证和早期性能瓶颈分析。 3. 建模方法学研究与性能优化 (Modeling Methodology Research and Performance Optimization): -- 研究并引入先进的功能建模方法学和仿真技术（如**TLM 2.0/SystemC/C++**等）。 -- 专注于提升模型仿真速度 (Simulation Speed) 和吞吐量 (Throughput)，以满足大规模软件回归测试和快速迭代的需求。 -- 持续优化虚拟平台的效率 (Efficiency) 和可扩展性 (Scalability)。

AI SoC前端设计工程师，专注于高性能IP设计与优化。该职位将参与SoC关键IP设计、优化和集成，推动AI SoC的高效能、高安全性与低功耗设计。 1、负责AI SoC关键IP设计，负责RTL设计与优化，确保IP的高效实现，满足PPA（性能/功耗/面积）需求 2、 参与IP设计验证，制定测试计划，支持功能验证和性能优化 3、与SoC架构团队合作，定义IP功能需求和SoC级集成方案 4、协同后端物理设计团队，优化IP以满足时序、面积和功耗目标 5、参与IP交付流程，编写和审核设计文档，支持SoC设计团队集成

职位描述： ● 负责SoC芯片架构定义、规划、优化。作为核心团队成员，专注于AI计算集群互连架构及AI芯片存储系统设计，定义AI加速芯片SoC级方案，确保方案的实用性和前瞻性。 ● 参与SoC时钟/复位/IO/互联/低功耗/可靠性/管理/调试等架构方案的制定 ● 与硬件、软件和系统团队合作，定义SoC的功能和接口规格 ● 与SoC设计团队合作提供架构设计文档，保证架构设计的正确实现；制定测试计划和测试基础架构，实现验证架构、功能及相关性能 ● 协同物理设计工程师进行SoC 性能/功耗/面积评估和优化工作 编写和审查技术文档，包括芯片规格说明、设计和测试计划等，支持项目管理团队确保项目按时进度推进 ● 提供跨部门技术支持，参与内部技术培训和指导，协助解决项目开发中的技术问题 有如下架构经验的候选人优先： 高级AI SoC互连架构师 ● 负责 SoC 互联系统设计，满足高吞吐、低延迟、高扩展性需求 ● 具备大规模芯片互连架构经验，擅长设计复杂网络拓扑，如星型、环型、网状或多维网格 ● 熟悉 AI 计算集群通信协议，如 InfiniBand、Ethernet、RoCE V2、UEC，或有相关研发经验 ● 深入理解任务调度、负载均衡及 QoS 优化，提升资源利用率与作业响应速度 ● 具备 SoC 集群性能优化经验者优先 高级AI SoC内存系统架构师 ● 负责 AI SoC 的高带宽、低延迟存储子系统架构设计 ● 熟悉 HBM、GDDR、LPDDR、3D DRAM 技术，具备存储控制器设计经验 ● 深入理解 AI 计算的 数据流特性，能够优化存储访问模式与缓存管理策略 ● 熟悉 DDR PHY 及 DRAM 控制器架构，具备存储系统 带宽、延迟、功耗 评估与优化经验 ● 了解 CXL、UCIe、PCIe 及存储器池化相关技术者优先

1. 参与PCIe子系统的方案制定 2. 负责PCIe子系统内IP集成、自研逻辑开发 3. 负责PCIe子系统SDC约束与预综合交付，协助中后端团队实现PPA优化 4. 根据中后端反馈（时序、功耗、面积等瓶颈），优化前端微架构和设计 5. 与DV、原型验证团队协作, 负责PCIe子系统的问题分析与定位