智能互联达摩院-芯片DFT专家-计算技术
任职要求
‒ 5年以上DFT相关设计、验证、测试开发经验 ‒ 精通Scan/ATPG, MBIST， boundary scan 及其他 DFX 技术 ‒ 熟悉SSN/2.5D/3D/IST/Logic_Bist等先进DFT技术者优先。 ‒ 具备超大规模芯片量产测试、诊断、良率提升经验、 ‒ 精通主流DFT EDA tool： Tessent，DFTMAX， DFTMax, TetraMax ,TestKompres…
工作职责
‒ 参与制定超大规模芯片的DFX性能指标及架构设计。负责完成Top DFT 的实现及验证。 ‒ 负责DFT实现技术的制定及开发，包括：SSN、 SCAN、BSD、MBIST、Analog Macro test 等。 ‒ 负责开发高效率的ATE测试pattern 并辅助ATE完成调试、量产、pattern 优化、良率提升。 ‒ 负责开发scan_dump,mbist_dump,辅助soc 完成debug等其他DFT技术。 ‒ 负责DFT SDC 的开发，熟悉DFT Timing/IR Signoff。 ‒ 评估DFX先进技术及未来发展方向并具备开发先进技术及flow的能力
1. 负责基础工艺IP（Foundation IP）设计与交付，包括Standard Cell、SRAM、IO及其他数模混合 IP（如CML、LDO、PVT Sensor等） 2. 深入理解并解读Foundry PDK、工艺规则与特性，与工艺厂保持紧密技术协作，分析并解决与工艺波动、可靠性（EM/IR-drop/Aging 等）相关的设计挑战 3. 针对产品目标与工艺特性进行定制化电路设计，优化 PPA（性能/功耗/面积）、工艺鲁棒性与可靠性指标，为高性能计算芯片提供定制化基础IP支撑 4. 负责IP工艺库开发与维护，包括 LIB、LEF、GDS、Verilog/Liberty 模型等，确保交付质量与一致性 5. 建立并执行严格的验证流程，包括SPICE仿真、DRC/LVS/ERC/PERC、跨PVT工艺角功能验证、可靠性验证，确保IP的功能正确性、时序完整性、物理可靠性与量产可行性 6. 输出完整的IP技术文档及使用指南，为SoC设计团队提供技术支持，保障IP的顺利集成
● 负责SOC、subsystem 逻辑综合、DFT merge、形式验证、STA signoff等工作。 ● 和前后端团队合作，完成芯片设计过程中 clock/reset方案，low power和power domain划分方案，时序收敛等工作。 ● 熟悉SDC、timing check、VCLP/CLP check，成为流片前timing质量把关人。
候选人将负责以下任务： ‒ 参与超大规模芯片top DFT的实现及验证，包括SSN、SCAN，MBIST，BISR，BSD，SSN 等 ‒ 实现tile 上DFT的实现及验证，包括第三方PHY等DFT的集成开发 ‒ 参与先进DFT技术flow的开发验证，例如SSN、INST、Logic_Bist 等， 负责维护DFT 脚本。 ‒ 利用DFT技术辅助func实现debug。 ‒ 实现 mbist/scan disgnosis、良率分析及提升。 ‒ 实现DFT SDC 的开发并支持后端DFT timing收敛。 ‒ 生成高覆盖率低测试成本的ATE pattern，实现对pattern 的优化。
承担公司高性能CPU芯片产品首次从晶圆厂返回后的测试与启动以及系统压测工作。作为连接芯片设计、验证、软件和产品化团队的关键桥梁的技术负责人，领导团队在项目要求的时间内对芯片进行全面的功能、性能和可靠性评估，推动芯片从“首次点亮”到“可交付状态”的全过程。主要工作职责有： （1） 制定并主导CPU芯片回片测试的整体战略、测试计划和里程碑。 协调评估和搭建芯片回片测试所需的硬件平台和软件环境预估和管理回片测试阶段的资源需求、预算和时间线。 （3）协调设计，验证，工程等相关团队，组建并领导一支精干高效的回片测试团队。 （4）主导芯片的首次点亮过程，确保安全、有序。 领导回片后以下测试活动 （4.1）从基础连通性测试、电源管理测试、基础接口（I2C，UART，SPI）测试，到内核启动、高速接口（PCIe， DDR）调试、以及基础操作系统引导的全流程。 （4.2）关键指标（频率、功耗、温度）的初步测试，基础benchmark 性能摸底 （4.3）芯片各个子系统的压力测试。 （5）建立快速响应机制，对回片过程中发现的任何功能异常、性能不达标或稳定性问题进行根因分析。 （6）领导跨职能团队（设计、验证、DFT、封装、软件）进行联合调试和问题定位 （7）生成详尽的回片测试报告，为芯片设计团队提供改进反馈，为产品团队提供芯片质量评估。"