
地平线【2026届校招】电路设计工程师
校招全职硬件序列地点:北京状态:招聘
任职要求
1、应届硕士生及以上,就读于计算机,电子,微电子,通信等相关专业; 2、可熟练使用电路设计软件进行设计工作(PADS、AD、Cadence 等); 3、对电路信号完整性、电源完整性有一定程度了解。 使用过相关的仿真软件(Hyperlynx,ADS, Ansys 等); 4、对各种高速总线接口原理和相关硬件设计有了解,如 PCIE, USB, MIPI, DDR3/4,LPDDR4/4X; 5、了解一到两种 FPGA 芯片(Xilinx/Intel)或应用处理器(Qualcomm/全志/瑞芯微/TI/NXP)原理和相关设计; 6、能够熟练使用实验室设备如示波器,逻辑分析仪,万用表,电源等。
工作职责
1、配合芯片团队完成公司芯片相关的硬件开发平台的设计和芯片测试任务; 2、参与公司产品的硬件设计,并完成相关流程文档撰写和测试工作; 3、支持公司芯片在客户的设计工作,处理相关客户问题。
包括英文材料
Cadence+
https://www.youtube.com/user/CadenceDesign
Cadence is a pivotal leader in electronic systems design, building upon more than 30 years of computational software expertise.
FPGA+
https://nandland.com/fpga-101/
These are the fundamental concepts that are important to understand when designing FPGAs.
相关职位

校招芯片序列
1.承担地平线智能驾驶SOC关键IP的技术竞争力提升和自研落地; 2.主导SOC关键IP的方案及微架构定义,RTL自研开发和交付; 3.负责SOC系统及关键IP的PPA评估和优化,构建领先业界的竞争力; 4.参与地平线智能驾驶SOC需求规格和系统架构分析,与业界优秀架构师紧密协作; 5.与验证、实现、后端、底软紧密配合,完成芯片端到端量产交付。
更新于 2025-06-30

校招芯片序列
1、负责先进工艺下(16nm,12nm,7nm,5nm,3nm)StdCell、SRAM library等电路定制,优化以及质量看护工作。 2、根据项目需求负责StdCell、SRAM不同PVT corner的timing library的reK工作。 3、负责制定、优化先进工艺的STA Timing Signoff策略以达成最佳PPACY。 4、对了解先进工艺制程,负责芯片的Critical Path、Htree/Mesh Clock,aging 等仿真工作。 5、辅助硅后测试分析与诊断,并完成工艺和设计方案对齐和调优工作。
更新于 2025-07-01

校招芯片序列
1. 负责DFT的设计规划工作,比如Scan, MBIST, LBIST, BSD以及IP Test等。 2. 负责自动测试向量的生成,完成DFT仿真验证工作和debug相关的工作。 3. 负责DFT相关的SDC的集成和验证工作,支持完成时序收敛工作 4. 配合完成数字前端设计流程,比如RTL修改,Syn、FV、STA、功耗分析等; 5. 支持测试和产品团队,完成ATE test工作,良率分析,量产测试诊断相关工作。
更新于 2025-07-01