长鑫存储失效分析良率提升工程师 I DAYE Engineer(J16798)
任职要求
1.半导体公司背景，熟悉YE工作内容
2.熟悉半导体行业基本知识，YE/Device/PI 相关经验尤佳。熟悉：半导体器件设计,Testkey的绘制，产品失效表征方法, 半导体工艺改良。
3.硕士及以上学历，导体、物理学、微电子等专业，熟练使用办公软件, 英语听说读写流利。工作职责
作为良率分析工程师，具备DOE 设计，产品表征，数据分析，确认产品良率的损失原因并提出改善方向的能力。同时，需要协助Device和PI完成新产品的开发，开发并维护CP及defect 良率分析系统。 1. CP/WAT/In-line相关数据分析。 2. 对DOE设计，版图和工艺改良，能够提出良好的建议。 3. 制定良率提升计划。
1. 开发新的后端测试方法，构造完善的DRAM 芯片测试架构，确保FT 测试通过的颗粒其在客户端的品质 。 2. 利用FT 数据挖掘对良率分析，失效分析以找出根本原因，提升产品良率。 3. FT程序优化。持续改进测试效率，包括流程优化，测试时间减少 TTR (Test Time Reduction)。 4. 具备封装相关的知识背景，确保对外合作的顺利进行。 5. 配合市场部门进行产品产出规划。 6. Fab制程变更风险评估，DRB/MRB风险评估和批次处置。
1. 开发新的测试方法，构造完善的DRAM 芯片测试架构。 2. 根据CP测试的结果指导Fab 对相应的制程进行改善和验证 。 3. 利用数据挖掘对良率分析，失效分析以找出根本原因，提升产品良率。 4. CP程序优化，持续改进测试效率，包括流程优化，测试时间减少 TTR (Test Time Reduction)。 5. Fab制程变更风险评估，DRB/MRB风险评估和批次处置。
1. CP测试流程和测试要求定义CP test flow and test spec define; 2. CP阶段首批硅出片验证CP stage 1st silicon verification; 3. CP测试条件优化良率提升CP test condition optimize for yield improv; 4. CP测试覆盖控制CP test coverage control; 5. 产品良率监控以及计划推动Product yield monitor and drive the roadmap; 6. CP失效分析以及工艺反馈CP fail mode analysis and feedback to process; 7. 新测试模式需求提出给到设计new test mode request to design; 8. 新测试图像开发new test pattern develop.
1、主导半导体芯片全流程工艺整合，识别关键制程瓶颈，优化工艺参数以提升产品良率及稳定性。 2、通过DOE实验设计、SPC数据分析及失效分析（FA）定位缺陷根因，推动跨部门（PE/EE/QC）协同改善。 3、制定量产工艺窗口并确保工艺稳定性。 4、联动设备、制造、质量部门，建立标准化工艺流程（SOP/OI）及监控体系（FDC/APC）。 5、参与先进技术节点开发，探索新工艺整合方案。