长鑫存储阵列器件研发工程师 | TD Array Device Engineer(J14050)
任职要求
1.具有微电子，物理，材料等工科相关专业硕士研究生及以上学位； 2.两年及以上Device, PIE, UPD，Design 相关经验（特别优秀者可放宽条件）； 3.熟悉半导体器件和DRAM工艺； 4.工作态度积极认真，具有良好的团队协作能力； 5.具备良好的报告书写和讲演能力； 6. 具备良好的数据分析能力。
工作职责
1.分析Array器件WAT，结合bench测试和FA，解析器件所存在的问题和物理机制，促使器件参数达标； 2.结合WAT、inline和CP数据，从电性角度分析良率提升的方向； 3.与工艺工程师和整合工程师合作，改善工艺条件和器件结构参数，促使器件特性和良率提升； 4.进行器件改善和良率改善lot的试验，并对电性等结果进行分析； 5.根据产品设计需求和工艺能力，制定器件电学目标和结构物理参数目标。
1. 从事先进DRAM工艺制程研发工作。主要以实现关键技术节点器件电学性能为目的，对各种先进单点工艺制程进行极高要求的整合, 使之成为支撑各种DRAM产品的工艺技术平台。其中大部分的工作内容涉及到与产品设计部门,电学表征部门以及具体的制程研发工程师共同进行技术创新, 以达成高水平的电学性能和可靠性能的终端产品要求； 2. 对相关工艺改良, 提升芯片良率。 在深入了解和掌握各种器件电学参数, 产品参数的基础上, 对与各种由产品设计, 制程控制引起的良率不良现象进行系统性的分析研究， 并以此为基础通过多种数据分析, 建立切实可行的良率提升路线图，推动DRAM从产品设计, 制程研发, 良率从零到一，从一到一百的极限理想目标的靠近； 3. 新产品及新工艺导入。通过系统性了解新产品及工艺的整个流程，从制程整合的角度领导整个产品和工艺从研发部门到生产部门的导入, 同时在此过程中负责工艺整合的优化升级, 达到提升电学性能, 可靠性能以及良率的要求； 4. 具备对新型DRAM做系统性调研的能力，其中包括新型阵列存储架构，器件结构，晶体管/电容器材料，以及关键工艺和工艺集成的信息调研。对TEG设计，外围电路设计，工艺及器件仿真有一定程度的了解，具备与相关领域的专家对接并开展工作。
1.从事 DRAM工艺制程研发工作。主要以实现关键技术节点器件电学性能为目的，对各种先进单点工艺制程进行极高要求的整合, 使之成为支撑各种DRAM产品的工艺技术平台。其中大部分的工作内容涉array架构设计以及integration实现方案, 电学表征部门以及具体的制程研发工程师共同进行技术创新, 以达成高水平的电学性能和可靠性能的pathfinding技术； 2.能独立建立至少一个loop的process，实现MTS on target，把控 process development整体timeline，并注重handle lot的细节，早期预防任何contamination 案件的发生，精确并及时分析experiment lot的inline以及电性数据； 3.具备对新型DRAM做系统性调研的能力，其中包括新型阵列存储架构，器件结构，晶体管/电容器材料，以及关键工艺和工艺集成的信息调研； 4.新架构mask tapeout，对TEG设计，外围电路设计，工艺及器件仿真有一定程度的了解，能够与相关领域的专家对接并开展工作，了解Design rule，并具有独立tapeout mask的能力。
1.理解和掌握某个技术的制造流程、工作原理，以及相对应的物理机制； 2.基于完整的工艺流程、具体工艺菜单、工艺版图与物理架构来建立TCAD工艺仿真平台，基于相应的操作机理、电学测量条件建立TCAD器件仿真平台； 3.基于实际的工艺和器件数据校准工艺和器件仿真的模型及其参数； 4.与工艺整合和器件工程师合作，了解技术和器件现存的问题； 5.对校准中遇到问题需及时主动反应与沟通。
1.从MOSFET优化着手，参与Dram相关电路设计及其设计优化； 2.基于对当前dram电路的风险评估，提出改善优化方向； 3.针对低良率或可靠性问题，和产品部门合作，通过电路和失效分析，建立失效模型，定位真因； 4.从电路设计出发，和工艺及产品部门合作一起推动产品良率持续爬升； 5.通过研究思考以及和业界对标等方法，对优化电路设计提出指导方向。