长鑫存储版图设计工程师-Layout Design Engineer(J10335)
社招全职电路设计类地点：上海状态：招聘
任职要求
1. 教育背景与专业知识：本科及以上学历，微电子、集成电路等相关专业；
2. 专业技能与资格：熟悉全定制设计流程的版图设计、物理验证及参数提取，能熟练使用Cadence、Synopsys、StarRC、DRC/LVS等全定制设计EDA工具…登录查看完整任职要求
微信扫码，1秒登录
工作职责
1. 版图设计实现：根据集成电路原理图完成版图设计，确保电路功能与性能的准确实现； 2. Floorplan规划与性能优化：规划版图的Floorplan，与电路设计工程师协作，优化版图以达成电路性能最优化； 3. 物理验证闭环：完成版图物理验证，包括DRC、LVS、ERC等，确保版图设计符合工艺与设计要求。
包括英文材料
Cadence+
https://www.youtube.com/user/CadenceDesign
Cadence is a pivotal leader in electronic systems design, building upon more than 30 years of computational software expertise.
还有更多 •••
相关职位
社招电路设计类
1.Complete the layout design based on the schematic diagram of the integrated circuit; 2.Plan the floorplan of the layout, collaborate with circuit design engineers, and optimize the layout to ensure the optimal performance of the circuit; 3. Complete the physical verification of the layout, including DRC, LVS, ERC, etc.
更新于 2026-06-12
社招电路设计类
1. 版图设计与优化：根据集成电路原理图完成版图设计，规划版图的floorplan，与电路设计工程师协同优化版图以确保电路性能最优化； 2. 物理验证与签核：完成版图物理验证，包括DRC、LVS、ERC等，确保版图符合设计规则与电气要求； 3. 参数提取与闭环：完成版图参数提取，确保仿真与实现的一致性，推动版图设计闭环。
更新于 2026-06-12上海|合肥
社招电路设计类
1、根据集成电路原理图完成版图设计; 2、规划版图的floorplan，与电路设计工程师合作，优化版图确保电路性能最优化; 3、完成版图物理验证，包括DRC，LVS，ERC等.
更新于 2026-06-12上海
社招3年以上研发技术类
1. 版图设计与验证：主导版图设计和验证，使用LVS、DRC、LVL等验证工具完成全流程检查，确保版图数据准确； 2. Testkey设计与优化：参与Testkey（TEG）设计优化，具备TEG版图优化、功能模块开发及测试结构设计经验； 3. 跨部门协作与交付：与设计和工艺工程师充分沟通，确保项目按时准确交付。
更新于 2026-06-12合肥