长鑫存储CMOS器件研发工程师 I CMOS Device Engineer(J16761)
任职要求
1.硕士及以上学历,微电子、集成电路、化学、物理、材料等相关专业。
2.理解复杂的问题,推导、解释为解决这些问题而采取的行动,并推动团队执行。
3.至少3年以上PI、PE、YE相关经验。
4.有扎实的半导体器件物理基础知识。
5.熟悉数据处理工作职责
1.进行先进CMOS工艺平台研发工作。 2.开发CMOS工艺的PDK(Design Rule, EDR, Device Model...),同时整合优化制程与前后道工艺实现兼容,最终实现高速低漏电的电学性能能,高可靠性的终端产品要求。 3.新产品导入以及良率提升。从与design合作开始参与新产品设计评估;与tapeout team合作设计testkey,tape out光罩;与制程和生产部门合作pilot run;不断进行工艺整合的优化升级,提升电学性能,可靠性能以及良率
1、定义CMOS工艺的标准单元库并结合工艺、电路仿真以及布局布线进行DTCO优化。 2. 设计Testkey 对标准单元库PPA进行测试表征并反馈给工艺及模型。 3. 与设计部门对接抽取高速电路critical path并进行DTCO优化。
1、负责新型薄膜材料及工艺的研发，优化薄膜沉积（如CVD、PVD、ALD等）工艺参数，提升器件性能及良率；设计并执行DOE实验，分析工艺窗口，推动薄膜工艺的持续改进； 2、对薄膜材料特性（如厚度、应力、均匀性）、缺陷数据及电性测试结果进行深度分析，识别关键影响因素；主导薄膜相关异常问题的根因分析，制定解决方案并验证； 3、与器件设计、整合、制造等部门紧密合作，确保薄膜工艺满足产品性能需求；支持新工艺从研发到量产的转移，协助解决量产过程中的工艺问题； 4、跟踪薄膜技术领域前沿进展，评估新工艺、新材料的可行性； 5、熟悉薄膜设备硬件架构，参与设备选型及调试，提升工艺稳定性；
1、负责特定技术节点或特定产品的CMOS device 性能优化工作，达成产品性能、良率及可靠性目标。 2、针对电性失效（Electrical Failure）和良率损失（Yield Loss），定位问题根源（Root Cause），通过工艺优化或测试调整解决问题。 3、设计并执行整合层级的实验（DOE），优化整体CMOS 制程条件。 4、与产品工程师（Product Engineer）、良率工程师（Yield Engineer）、设计部门（Design）紧密合作，进行产品性能调试（Debug）和良率提升（Yield Improvement）。"
1.分析CMOS器件WAT结果，根据in-line数据分析原因； 2.根据项目要求制定器件结构物理参数目标； 3.与产品设计部门合作，对关键器件参数进行优化； 4.解决产品量产之前的器件参数达标以及波动控制的管控。