平头哥平头哥-模拟设计高级/资深专家-上海
任职要求
1. 学历：硕士学历8年+的工作经验，博士学历5年+的工作经验。 2. 方向：长期从事 interface （并口&串口）方向的工作，至少有4年+相关的经历。 3. 设计：在 CMU（PLL or DLL or Injection locking osc）、RX、TX 其中一个领域有深入的理解，可以完成有竞争力的组件的开发；最好具备系统建模和指标的分解的能力。 …
工作职责
候选人主要从事的工作是高性能计算相关的模拟接口IP的研发，包括不限于D2D/Memory/C2C/板卡互联等。候选人需要完成IP的立项、架构、交付、开发、测试等端到端的工作，需要具备如下能力至少一项（第4项为必备项）： 1.IP立项：可以完成IP 的竞争力分析，确定IP 的长期演进技术方向，并完成IP 架构选型、关键技术分析、竞争力构建策略；主导IP 立项。 2.IP架构：完成IP 架构的建模、指标分解、具体电路的方案调研，并跟踪电路的开发，确保指标达成和竞争力的实现。 3.IP 交付：需要熟悉数模混合IP交付的流程，可以配合封装、测试、模型、算法、数字设计、数字验证完成模拟IP 相关交付件的需求梳理、交付件对齐、数模混合验证等工作。 4.IP 开发：需要至少CMU（时钟管理单元）、TX、RX 一个领域有深入的理解，可以选择适配IP 的最有竞争力的方案；并完成组件的设计、指导CL布局布线、 仿真验证等。 5.IP 测试：完成测试需求的收集、评审；测试用例的完备性分析；测试方案的开发和验证；回片的测试的启动和测试问题的攻关。
候选人主要从事的工作是高性能计算相关的模拟接口IP的研发，包括不限于D2D/Memory/C2C/板卡互联等。候选人需要完成IP的立项、架构、交付、开发、测试等端到端的工作，需要具备如下能力至少一项（第4项为必备项）： 1.IP立项：可以完成IP 的竞争力分析，确定IP 的长期演进技术方向，并完成IP 架构选型、关键技术分析、竞争力构建策略；主导IP 立项。 2.IP架构：完成IP 架构的建模、指标分解、具体电路的方案调研，并跟踪电路的开发，确保指标达成和竞争力的实现。 3.IP 交付：需要熟悉数模混合IP交付的流程，可以配合封装、测试、模型、算法、数字设计、数字验证完成模拟IP 相关交付件的需求梳理、交付件对齐、数模混合验证等工作。 4.IP 开发：需要至少CMU（时钟管理单元）、TX、RX 一个领域有深入的理解，可以选择适配IP 的最有竞争力的方案；并完成组件的设计、指导CL布局布线、 仿真验证等。 5.IP 测试：完成测试需求的收集、评审；测试用例的完备性分析；测试方案的开发和验证；回片的测试的启动和测试问题的攻关。
候选人主要从事的工作是高性能计算相关的模拟接口IP的研发，包括不限于D2D/Memory/C2C/板卡互联等。候选人需要完成IP的立项、架构、交付、开发、测试等端到端的工作，需要具备如下能力至少一项（第4项为必备项）： 1.IP立项：可以完成IP 的竞争力分析，确定IP 的长期演进技术方向，并完成IP 架构选型、关键技术分析、竞争力构建策略；主导IP 立项。 2.IP架构：完成IP 架构的建模、指标分解、具体电路的方案调研，并跟踪电路的开发，确保指标达成和竞争力的实现。 3.IP 交付：需要熟悉数模混合IP交付的流程，可以配合封装、测试、模型、算法、数字设计、数字验证完成模拟IP 相关交付件的需求梳理、交付件对齐、数模混合验证等工作。 4.IP 开发：需要至少CMU（时钟管理单元）、TX、RX 一个领域有深入的理解，可以选择适配IP 的最有竞争力的方案；并完成组件的设计、指导CL布局布线、 仿真验证等。 5.IP 测试：完成测试需求的收集、评审；测试用例的完备性分析；测试方案的开发和验证；回片的测试的启动和测试问题的攻关。
The candidate will be the major interface to the optical IO analog/mixed signal design team or vendor. As a member of the analog team, you’ll collaborate with our architects and engineers to develop innovative high speed analog transceiver solutions for next-generation optical and wireline communication systems. * We are currently hiring for multiple levels for this role. Your level and compensation will be determined by your experience, education, and location. ● Design analog/mixed-signal blocks with a focus on transceivers and broadband circuits interfacing with silicon photonics elements such as trans-impedance amplifiers (TIA) and Tx Driver ● Contribute to the development of complex SoC integration flows, with a strong focus on high-speed circuit design and advanced node integration. You will work closely with photonics and 3DIC packaging teams to co-develop solutions for leading-edge products ● Support micro-architecture development with chip architects by conducting feasibility studies ● Collaborate with members of our design engineering teams (system, digital, analog, photonics) to define electrical requirements ● Drive block-level floorplan, mask design views, and their reviews ● Run post-layout and mixed-signal top-level simulations to validate integration ● Define production and bench-level test plans ● Validate performances of the circuits in the lab ● Mentor junior design engineers
-数据库质量保证策略设计 -基于数据库内核架构（如事务引擎、存储管理、并发控制等），设计覆盖功能、性能、稳定性、安全性和灾难恢复的综合性测试策略 -针对极端场景（如硬件故障、网络分区、超大规模数据压力）和大事务/高并发场景，构建破坏性测试和压力测试模型 -测试用例开发 -编写自动化测试脚本（如Python/Perl/Shell/C++），覆盖SQL语法、事务隔离级别、锁机制、备份恢复等核心功能 -自动化测试工具以及测试用例管理平台的开发和管理工作。 使用各种测试工具和技术，自动化测试，记录和分析测试结果，并跟踪和验证缺陷 -编写测试报告和文档： 清晰准确地记录测试过程、结果和分析，编写测试报告和相关文档 -设计复杂场景测试用例，例如：极端压力测试：模拟百万级并发事务、TB级数据量下的系统稳定性；破坏性测试：强制断电、磁盘I/O错误注入、内存溢出等异常场景；边界条件测试：验证索引深度、页分裂、日志写满等临界值场景 -性能分析与调优 -使用工具（如sysbench、tpcc、tpch、自定义基准测试）分析查询执行计划、锁竞争、I/O瓶颈 -结合内核日志（如InnoDB redo log、PostgreSQL WAL）定位性能问题，推动优化方案落地 -缺陷管理与协作 -搭建测试环境（含多节点集群、混合负载），复现并跟踪内核级Bug（如死锁、数据不一致） -与开发团队紧密合作，提供Root Cause Analysis（RCA）支持，参与代码审查，提供测试反馈，协助开发人员定位和修复问题，推动内核代码修复 -技术预研与创新 -探索新技术（如向量化查询、持久内存、分布式事务）的测试方法 -开发定制化测试工具（如混沌工程平台、自动化故障注入系统）