
智能互联平头哥-高级技术支持专家(AI芯片)-杭州
任职要求
-EECS或相关专业本科及以上学历,至少5年以上AI芯片FAE工作经验,有AI模型开发、性能优化经验者优先; -具备AI芯片或AI算法的相关经验,了解AI技术和应用场景。对人工智能训练、推理平台有一定理解,熟悉TensorFlow/PyTorch/Caffe等主流学习框架,理解常用AI模型,尤其是LLM大语言模型。具有…
工作职责
-既具备扎实的技术背景,又能熟练地与客户沟通,理解客户需求,并能够将公司的技术产品或服务有效地推广给目标市场; -建立并保持良好的客户关系,定期跟进项目进展,收集反馈信息。 -通过与潜在客户的深入交流,准确把握其业务需求和技术痛点,并结合公司产品特点,定制化设计解决方案; -为客户提供AI芯片的技术支持,确保产品在客户业务场景中的顺利落地; -向客户展示产品功能和优势,为客户提供全面的技术咨询和支持服务,解答有关AI芯片使用过程中的问题; -组织并实施针对客户的技术培训和研讨会,帮助客户快速了解AI芯片产品的规格、特性和使用方法; -收集并分析客户需求,并总结前代产品落地过程中遇到的各种问题将其转化为产品改进建议,与产品和研发团队合作推动产品升级; -与市场营销团队合作,以支持AI芯片在市场中的推广和应用; -持续关注AI领域市场及竞对最新动态和技术趋势,保持对公司产品的竞争力分析;
-既具备扎实的技术背景,又能熟练地与客户沟通,理解客户需求,并能够将公司的技术产品或服务有效地推广给目标市场; -建立并保持良好的客户关系,定期跟进项目进展,收集反馈信息。 -通过与潜在客户的深入交流,准确把握其业务需求和技术痛点,并结合公司产品特点,定制化设计解决方案; -为客户提供AI芯片的技术支持,确保产品在客户业务场景中的顺利落地; -向客户展示产品功能和优势,为客户提供全面的技术咨询和支持服务,解答有关AI芯片使用过程中的问题; -组织并实施针对客户的技术培训和研讨会,帮助客户快速了解AI芯片产品的规格、特性和使用方法; -收集并分析客户需求,并总结前代产品落地过程中遇到的各种问题将其转化为产品改进建议,与产品和研发团队合作推动产品升级; -与市场营销团队合作,以支持AI芯片在市场中的推广和应用; -持续关注AI领域市场及竞对最新动态和技术趋势,保持对公司产品的竞争力分析;
架构设计人员,你将从事大型通用CPU芯片SoC系统架构工作,主要包括: 1.定义整芯片SoC的关键技术:芯片安全、RAS,芯片启动等系统架构方案。 2.从整芯片的成本、制造、功耗、物理电气等条件出发,trade-off芯片的整体布局、大小规格,和功耗SE、Top设计团队、集成实现、后端团队一起最终确定整芯片的floorplane。 3.熟悉跨片、跨Die的物理工程问题,了解业界最新相关技术,和相关团队一起合作,排除芯片面临的工程问题的风险挑战。
团队介绍 我们是平头哥AI 芯片软件互联团队,主要职责是积极拥抱社区生态、并基于平头哥AI 芯片产品来打造我们自己的互联通信库。 越来越好的大模型对算力需求日益高涨,而大模型训练与推理的高效部署都依赖越来越多的芯片通过互联在一起,高效协同以发挥出线性增长的计算效率。我们会与架构/硬件/Model 同学紧密合作以共同打造越来越符合业界需求的芯片,同时也会协同服务器/网络等伙伴共同打造基于平头哥芯片的高性能集群 solution,还会深入到各种应用场景去洞察并满足用户对多卡训练、推理在性能、鲁棒性、故障定位等各方面的需求,协同各方共同打造最高效、易用的平头哥多卡产品软件解决方案。 职位描述 1. 为芯片设计开发高性能、有竞争力的互联通信库; 2. 基于芯片、服务器、网络集群架构特性与互联通信应用模式进行极致性能优化; 3. 增强在大规模机器任务下发生 hang 或 crash 时的专家分析与诊断、定位能力; 4. 支持多卡或多机互联场景下各种用户问题分析与定位; 5. 和其他团队紧密合作,影响芯片、服务器与集群架构等方案设计和演进。
1、负责和参与DPU芯片的应用场景与需求分析; 2、负责和参与DPU芯片架构方案的讨论与设计; 3、负责和参与DPU芯片各子系统微架构的方案设计与编码; 4、与验证团队协同完成芯片BUG收敛,包括芯片问题定位分析、Corner点识别和覆盖率分析等; 5、负责和参与模块的物理综合和设计。 Job responsibilities: 1. Be responsible for and participate in the analysis of application scenarios and requirements of DPU chips; 2. Be responsible for and participate in the discussion and design of DPU chip architecture; 3. Be responsible for and participate in the scheme design and coding of the microarchitecture of DPU chip subsystem; 4. Cooperate with the verification team to complete chip BUG convergence, including chip problem location analysis, Corner point identification and coverage analysis, etc; 5. Be responsible for and participate in the physical synthesis and design of modules.