1. 根据SOC整体需求, 评估和提供PCIe子系统设计指标，并集成相应的PCIe子系统，适配高性能计算芯片整体PPA以及虚拟化需求； 2. 负责PCIe/CXL协议桥， PCIe/CXL controller以及DMA等模块的微架构文档和代码开发工作，和其他团队协作，完成功能设计/验证/时序优化以及post silicon的测试； 3. 完成端到端设计交付工作，包括但不限于vcs/lint/cdc/rdc以及FPGA/EMU平台的测试支持；

1.负责独立完成标准单元电路包括逻辑门和触发器电路的版图设计。 2.配合电路工程师完成Memory的子模块和顶层的布局布线和版图设计。 3.根据foundry提供的design rule完成DRC/LVS/DFM等检查。 4.优化版图减少寄生RC，并完成EMIR的修改。

1. 负责下一代服务器/板卡/SoC固件自主研发及产品交付和维护； 2.负责OpenBMC 相关模块的功能开发和定制化需求； 3.负责解决项目中BMC领域相关的问题； 4.负责和芯片、硬件、BIOS等研发人员沟通相关接口验证及功能开发设计方案； 5.负责项目开发过程中相关文档的编写和输出； 6. 引领BMC领域技术发展趋势，结合平头哥业务应用场景，开拓芯片/OpenBMC技术发展方向，并推动相关技术产品化落地。

具体职责包括但不限于： 1. 负责SoC底层系统软件开发，完成Linux内核各子系统的设计和开发 2. 分析芯片系统级验证需求，设计和开发pre-silicon系统级验证方案 3. 在Emulation/FPGA上，定位和解决pre-silicon验证和bring-up验证工作 4. 根据产品需求完成SDK软件功能设计、开发集成和手册文档编写

职位描述 1. 负责Soc芯片端到端业务场景测试和验证，包括pre-silicon和post-silicon阶段的验证 2. 能根据端到端业务场景设计有效的测试用例和工具对芯片特性进行验证 3. 开源测试工具的适配和导入 4. 基于产品需求, 进行需求分析, 制定测试方案, 设计测试用例并完成自动化使能 5. 针对测试中出现的缺陷，能够与开发人员沟通，并持续跟踪推进 6. 推动产品高质量交付

1. 从功耗的维度参与软硬件协同策略和芯片总体架构方案设计 2. 负责芯片功耗场景的分析和定义，完成芯片总体功耗目标的制定，并将总体目标分解至各个子系统 3. 设计SoC低功耗架构,包括供电架构（Voltage domain, Power rail和Power domain）和Power Sequence，从PMIC到IP级的电源网络方案，Thermal方案，DVFS方案，Clock domain，以及不同层次的Clock gating方案等 4. 定义SOC和每个子系统的Power state，唤醒方案，以及相应功耗指标 5. 构建SoC层面的性能和功耗仿真平台和验证模型，负责芯片关键功耗场景的环境搭建、仿真验证、功耗测试及结果分析，指导优化算法和前端RTL设计 6. 根据功耗仿真与测试等结果，与软件和硬件团队合作，优化微架构和软硬件策略，提升芯片能效 7. 了解边缘AI芯片技术和性能/功耗优化技术的最新进展，探索新的性能/功耗方法学

As a member of the DFP (Design For Power) team you will be responsible for developing and defining low power implementation and EMIR signoff methodology of world class chips under most advanced tech node. Your responsibilities may include, but not be limited to: · Developing physical design flow which including the construction of power delivery network, building of multi-voltage and power gating design, power aware optimization etc. · Defining EMIR signoff methodology at block & chip level, including signoff corner, analysis condition, signoff target and criteria etc. Conducting hotspot/grid weakness study and providing improvement plan · Engaging closely with front-end power team on power estimation and fullchip power budgeting · Working closely with package/PISI team for system level IR convergence for all analog/digital domains and be the 'go-to' person for cross team deliverables · Driving low power design and verification closure by engaging with design/synthesis teams on optimizing chip power structure and power intent to manage physical design risks · Working with EDA vendors to resolve tool issues and drive improvements in design convergence and signoff · Leading full chip EMIR sign-off, monitor EMIR status and manage risks at each milestone to meet tapeout schedule · Driving silicon correlation with a continuous plan to optimize timing/EMIR signoff margin · Empowering physical design engineers to create industry leading chips by providing guidelines on PPA improvement plan from DFP perspective

1.参与公司层面统一的数模混合验证方法学、Signoff标准，数模混仿自动化Flow，数模混仿数据平台化，数模混仿可复用VIP/ABVIP/Agent/Checker等建设、推广及落地； 2.参与PHY项目数模混合验证并保障按时高质量交付； 3. 推广和输出数模混合验证能力，沉淀数模混合验证实践经验和操作指南，持续优化数模混合验证投入产出比，持续提升公司层面整体数模混合验证能力。