长鑫存储版图设计工程师-Layout Design Engineer(J20179)
社招全职5年以上电路设计类地点：上海 | 合肥 | 北京 | 武汉 | 西安状态：招聘
任职要求
1.教育背景与专业知识：本科及以上学历，微电子学与集成电路或半导体器件等相关专业；
2.专业技能与资格：能使用Cadence Virtuoso Layout Suite完成版图设计，熟悉PVS、PEX、Assura等工具，熟悉Calibre DRC/LVS流程；
3.行业与专业经验：具有5年以上模拟与混合信号IC版图设计经验，具备Memory项目经验，深入理解…登录查看完整任职要求
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工作职责
1.关键模块版图设计： 主导Memory存储器关键模块的高密度版图设计，包括高压电路、灵敏放大器、行/列译码器、I/O接口、时序控制逻辑及局部数字控制单元的版图实现； 2.工艺规则执行与验证： 严格执行Memory特定工艺设计规则，完成全流程DRC、LVS及ERC验证，确保版图可制造性与功能一致性； 3.寄生参数优化： 进行寄生参数优化，重点关注位线/字线耦合、高压节点串扰及电源地弹跳对读写精度的影响，通过屏蔽、间距调整及布线层分配等手段提升信号完整性； 4.跨团队协同迭代： 与电路设计工程师紧密协作，根据仿真反馈迭代优化版图，包括匹配、对称性及EM/IR分析； 5.后仿支持与自动化开发： 支持寄生提取与后仿，协助验证团队定位时序或功能问题，参与版图自动化脚本开发，提升重复结构的布局效率。
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社招电路设计类
1. 版图设计实现：根据集成电路原理图完成版图设计，确保电路功能与性能的准确实现； 2. Floorplan规划与性能优化：规划版图的Floorplan，与电路设计工程师协作，优化版图以达成电路性能最优化； 3. 物理验证闭环：完成版图物理验证，包括DRC、LVS、ERC等，确保版图设计符合工艺与设计要求。
更新于 2026-06-12上海
社招电路设计类
1.Complete the layout design based on the schematic diagram of the integrated circuit; 2.Plan the floorplan of the layout, collaborate with circuit design engineers, and optimize the layout to ensure the optimal performance of the circuit; 3. Complete the physical verification of the layout, including DRC, LVS, ERC, etc.
更新于 2026-06-12
社招电路设计类
1. 版图设计与优化：根据集成电路原理图完成版图设计，规划版图的floorplan，与电路设计工程师协同优化版图以确保电路性能最优化； 2. 物理验证与签核：完成版图物理验证，包括DRC、LVS、ERC等，确保版图符合设计规则与电气要求； 3. 参数提取与闭环：完成版图参数提取，确保仿真与实现的一致性，推动版图设计闭环。
更新于 2026-06-12上海|合肥
社招电路设计类
1、根据集成电路原理图完成版图设计; 2、规划版图的floorplan，与电路设计工程师合作，优化版图确保电路性能最优化; 3、完成版图物理验证，包括DRC，LVS，ERC等.
更新于 2026-06-12上海