长鑫存储DRAM电路设计工程师（DFT） I DRAM Circuit Design Engineer（DFT）(J16545)
社招全职电路设计类地点：上海 | 西安 | 合肥状态：招聘
任职要求
1.有内存设计经验者优先； 2.有DDR/LPDDRDRAM产品设计和验证经验者优先； 3.对数字/模拟电路和CMOS器件原理有深刻的认识和理解； 4.熟悉Spectre、finesim、Hspice、Virtuoso、Calibre等EDA设计工具； 5.具有混合信号电路设计和验证经验，包括电路实现、时序分析和优化； 6.良好的团队合作精神和沟通能力； 7.良好的学习能力，在灵活、充满活力的环境中自我激励； 8.有全定制电路设计经验者优先。
工作职责
1.芯片级DFT架构定义和设计：参与芯片DFT架构的定义和设计，确保芯片设计满足可测试性要求。 2.采用全定制电路设计方法和低功耗电路设计方法学完成DFT电路设计、仿真和优化等工作，包括压缩测试模式、MBIST（Memory Built-In Self-Test）等。 3.协助测试工程师进行ATE（Automatic Test Equipment）silicon分析，debug测试failure，提高芯片良率。 4.负责DRAM DFT设计与测试软硬件协同，帮助实现测试效率提升和测试成本缩减。 5.与其他团队协作：包括指导版图团队进行相关电路布局布线、协同验证团队进行电路调试和问题解决、与测试团队合作进行DFT需求管理与设计实现等。
包括英文材料
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社招1年以上研发技术类
1.负责DRAM芯片测试程序开发与逻辑功能验证； 2.负责新产品&新制程芯片逻辑功能仿真、电性验证与异常分析, 测试覆盖率评估； 3.负责新产品新设计DFT方案建议与designer评估与优化, 产品DFT功能验证及Issue 分析； 4.测试异常处置、分析及测试问题澄清； 5.芯片测试硬件设计评估及验证； 6.ATE测试程序测试效率优化。
更新于 2025-09-19
社招研发技术类
1.负责新产品研发阶段老化方式开发； 2.负责产品全阶段老化失效的根因分析并提供更有效的老化测试方法和coverage； 3.具备一定的电路分析能力，需要不断优化并设计新的DFT进行老化测试； 4.具备一定的 Process 和 Device 基础，需要针对老化测试的degradation进行评估； 5.熟练掌握Nanoprobe分析手法，需要找出老化测试具体degradation的MOS。
更新于 2025-09-19
社招5年以上电路设计类
1.从MOSFET优化着手，参与Dram相关电路设计及其设计优化； 2.基于对当前dram电路的风险评估，提出改善优化方向； 3.针对低良率或可靠性问题，和产品部门合作，通过电路和失效分析，建立失效模型，定位真因； 4.从电路设计出发，和工艺及产品部门合作一起推动产品良率持续爬升； 5.通过研究思考以及和业界对标等方法，对优化电路设计提出指导方向。
更新于 2025-09-19
社招3年以上研发技术类
1.负责新产品研发阶段问题的根因分析； 2.深入了解电路功能和性能，提供更有效的测试方法和coverage； 3.负责FIB方案确认电路问题原因和改版措施； 4.客退品问题分析，需要找到具体的缺陷位置。
更新于 2025-09-19