MomentaSynthesis
任职要求
- 熟悉高性能IP（CPU,NPU,GPU)的PPA优化。 - 熟悉数字电路和模拟电路设计。 - 熟悉verilog的编写与检查。 - 熟悉SDC和STA。 - 熟悉整个数字流程和常用EDA工具（DC, FC，Formality，PrimeTime, PrimePower, Verdi, VCS等）的使用。 - 熟悉常用脚本语言（tcsh, tcl, perl, python等）的阅读与编写。
工作职责
- 负责netlist相关的flow搭建（synthesis，formal，LP，PT，PTPX, ECO，etc)。 - 负责全芯片的synthesis regression。 - 负责部分模块的SDC集成和检查。 - 负责复杂模块的PPA优化和检查。 - 负责全芯片的netlist check和sign off。 - 负责分析和解决实现过程中的SDC和前后端时序问题。 - 负责实现流程中的LEC检查和整个ECO流程。 - 负责模块级别的UPF生成与相关检查。
1.完成SOC芯片Synthesis，SDC，STA，Formal，UPF，CLP check等工作，衔接前端设计与DFT/PR工程师 2.负责制定项目signoff标准 3.负责芯片投片前各项signoff（STA/Formal/CLP/Power）检查 4.负责先进工艺的导入，挖掘工艺演进带来的PPA收益
• Chip integration and netlist generation • Synthesis, RTL/netlist quality check, Formal Verification • Constraints creation and validation, timing budget. • Work with ASIC team to analyze/resolve special timing issues. • Cross-Team collaboration to implement chip partitioning and floorplan • Work in conjunction with PR engineers to achieve timing closure • Achieve special mode timing closure, such as io, test, clock, async etc. • Function eco creation and method development • Develop and improve entire timing closure flow from frontend (pre-layout) to backend (post-layout) • Methodology and flow automation development for above areas.
- 负责netlist相关的flow搭建（synthesis，formal，LP，PT，PTPX, ECO，etc)； - 负责全芯片的synthesis regression； - 负责部分模块的SDC集成和检查； - 负责复杂模块的PPA优化和检查； - 负责全芯片的netlist check和sign off； - 负责分析和解决实现过程中的SDC和前后端时序问题； - 负责实现流程中的LEC检查和整个ECO流程； - 负责模块级别的UPF生成与相关检查。